ChatGPT 자꾸 거짓말 할래?

LTPO 디스플레이

epro-asic — Tue, 22 Oct 2024 22:55:42 +0900

https://www.youtube.com/watch?v=xm4-Ps1TwXg

2's complement 비교하기

epro-asic — Fri, 13 Sep 2024 19:21:36 +0900

2의 보수 방식의 장점을 요약하면 다음과 같습니다 :

- MSB가 0이면 양수, 1이면 음수임을 확신할 수 있음.

- 음수를 더하는 방식으로 뺼셈 수행 가능

- 음수의 비교연산에서 발생하는 모순 해결 (음수끼리 만)

- 0이 단 한 가지 방식으로 표현 가능

- 덧셈 및 뺄셈에서 캐리의 발생시 캐리를 처리하는 회로를 구성할 필요가 없음.

==================================================

그럼 4비트 이진수를 예로 들어 설명해 드릴게요.

숫자 5를 4비트 이진수로 표현하면:
5 = 0101
숫자 -3을 2의 보수로 표현하는 과정:
- 3을 4비트 이진수로 표현하면:
  3 = 0011
- 이 숫자의 1의 보수를 취하면:
  0011 → 1100
- 이 1의 보수에 1을 더하면 2의 보수가 됩니다:
  1100 + 1 = 1101
  그래서, -3은 4비트로 1101입니다.

이제, 5와 -3을 더해봅시다:

4비트로 계산하기 때문에 결과에서 가장 왼쪽 비트(5번째 비트)는 무시합니다. 그래서 남는 값은 0010입니다.

이 값은 2진수로 2이므로, 5 + (-3) = 2가 맞다는 것을 확인할 수 있습니다.

이렇게 2의 보수를 사용하면 음수도 양수처럼 간단하게 더할 수 있습니다.

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음수끼리 크기를 비교할 때도 2의 보수를 사용하여 비교할 수 있습니다.

예를 들어, -3과 -5의 크기를 4비트 이진수로 비교해 볼게요.

-3의 2의 보수를 구하는 과정:
- 3을 4비트로 표현하면 0011입니다.
- 1의 보수를 취하면 1100이 되고,
- 여기에 1을 더하면 1101입니다. 그래서 -3은 2의 보수로 1101입니다.
-5의 2의 보수를 구하는 과정:
- 5를 4비트로 표현하면 0101입니다.
- 1의 보수를 취하면 1010이 되고,
- 여기에 1을 더하면 1011입니다. 그래서 -5는 2의 보수로 1011입니다.

이제 두 값을 비교해 보면:

-3: 1101
-5: 1011

이진수로 봤을 때, 더 큰 값은 **1101**이므로, -3이 -5보다 큽니다.

따라서 -3 > -5라는 결론이 나옵니다. 이처럼 2의 보수를 사용해 음수끼리도 간단히 크기를 비교할 수 있습니다.

그러나, 이는 음수끼리의 비교(부호가 같을 때만, < 가 제대로 동작) 이지. 양수 음수를 섞어서 비교하면 당연히 안됨.

아래 코드는 입력 부호를 확인하고, 크기를 비교하는 코드이다.

module compare_two_numbers (
    input signed [3:0] a,  // 첫 번째 입력 값 (4비트 부호 있는 숫자)
    input signed [3:0] b,  // 두 번째 입력 값 (4비트 부호 있는 숫자)
    output signed [3:0] max_value, // 더 큰 값
    output signed [3:0] min_value  // 더 작은 값
);

    wire a_is_negative, b_is_negative;

    // MSB가 1이면 음수
    assign a_is_negative = a[3];  // a의 부호 비트 (MSB)
    assign b_is_negative = b[3];  // b의 부호 비트 (MSB)

    // 두 수의 부호가 다를 때: 음수와 양수를 구분
    assign max_value = (a_is_negative == 1'b0 && b_is_negative == 1'b1) ? a :  // a가 양수, b가 음수일 때 a가 더 큼
                      (a_is_negative == 1'b1 && b_is_negative == 1'b0) ? b :  // a가 음수, b가 양수일 때 b가 더 큼
                      (a > b) ? a : b;  // 두 수의 부호가 같으면 일반 비교

    assign min_value = (a_is_negative == 1'b0 && b_is_negative == 1'b1) ? b :  // a가 양수, b가 음수일 때 b가 더 작음
                      (a_is_negative == 1'b1 && b_is_negative == 1'b0) ? a :  // a가 음수, b가 양수일 때 a가 더 작음
                      (a < b) ? a : b;  // 두 수의 부호가 같으면 일반 비교

endmodule

수정 사항 설명:

부호 비트 확인:
- assign a_is_negative = a[3];에서 a[3]은 a의 MSB (최상위 비트)입니다. MSB가 1이면 음수, 0이면 양수임을 나타냅니다. 마찬가지로 b[3]은 b의 부호 비트입니다.
부호가 다른 경우 처리:
- assign max_value: 만약 a가 양수(a_is_negative == 1'b0)이고, b가 음수(b_is_negative == 1'b1)이면 무조건 a가 더 큽니다. 반대로 a가 음수이고 b가 양수라면 b가 더 큽니다.
- assign min_value: 반대로 a가 양수이고 b가 음수면 b가 더 작고, a가 음수이고 b가 양수면 a가 더 작습니다.
부호가 같은 경우 처리:
- 두 수의 부호가 같다면(둘 다 양수 또는 둘 다 음수), 일반적인 비교 연산을 수행하여 큰 값과 작은 값을 결정합니다.

이 코드는 음수와 양수를 구분하여 비교하며, 부호가 다른 경우 올바르게 처리할 수 있도록 수정되었습니다.

==========================

크기 비교는 부호가 같을 때만 적용되므로, 1차 부호로 크기를 판단하고 2차로 같은 부호일 경우에, 비교하는 것임.

3비트 부호 있는 숫자 범위 (2의 보수 표기):

십진수2진수 (3비트)

3	011
2	010
1	001
0	000
-1	111
-2	110
-3	101
-4	100

저전력 IC 기술동향 분석; 경쟁력 높은 IC 구현을 위한 ‘IP 저전력’ 설계

epro-asic — Tue, 26 Dec 2023 15:03:41 +0900

202110052.pdf

0.98MB

https://www.elec4.co.kr/article/articleView.asp?idx=28521

[연재 기고] 저전력 IC 기술동향 분석; 경쟁력 높은 IC 구현을 위한 ‘IP 저전력’ 설계

최근 모바일 기기뿐만 아니라 IT 모든 기기들의 고속화, 다기능화로 인하여 저전력 IC는 선택이 아니라 필수가 되었다고 할 수 있다.

www.elec4.co.kr

>>>

"Multi-voltage design"과 "multi-threshold voltage design"은 두 가지 다른 개념이며, ASIC (Application-Specific Integrated Circuit) 또는 다른 집적 회로 디자인 분야에서 사용되는 중요한 개념입니다.

1. **Multi-Voltage Design (다중 전압 디자인):**
   - Multi-voltage design은 디바이스 또는 회로 내에서 여러 개의 서로 다른 전압 레벨을 사용하는 디자인 방법을 나타냅니다.
   - 이는 전력 소모를 최적화하거나 다양한 기능 블록 간의 상호 독립성을 유지하는 데 도움이 됩니다.
   - 예를 들어, 하나의 ASIC 칩 내에서 코어 논리, 메모리, 통신 인터페이스 등의 다양한 기능 블록이 있을 때, 각 블록이 다른 전압 레벨에서 동작할 수 있습니다. 이렇게 하면 전력 소모와 성능을 최적화하면서 전체 시스템의 기능을 유지할 수 있습니다.

2. **Multi-Threshold Voltage Design (다중 스레시홀드 전압 디자인):**
   - Multi-threshold voltage design은 논리 게이트나 전자 소자의 스레시홀드 전압을 조절하여 디바이스 또는 회로의 동작 특성을 조절하는 디자인 방법을 나타냅니다.
   - 이는 논리 게이트의 속도, 전력 소모 및 신호 노이즈 특성을 조절할 수 있는데 사용됩니다.
   - 예를 들어, 낮은 스레시홀드 전압을 가진 논리 게이트는 높은 성능을 제공하지만 전력 소모가 높을 수 있으며, 높은 스레시홀드 전압을 가진 논리 게이트는 더 낮은 전력 소모를 가지지만 성능이 낮을 수 있습니다.

요약하면, multi-voltage design은 다양한 전압 레벨을 사용하여 전력 및 기능 최적화를 달성하는 것을 의미하고, multi-threshold voltage design은 스레시홀드 전압을 조절하여 논리 게이트나 전자 소자의 동작 특성을 제어하는 것을 의미합니다. 이러한 기술은 집적 회로 디자인에서 성능 및 전력 효율성을 극대화하는 데 중요합니다.

>>> 하나의 칩을 만들때, HVT, LVT를 섞어서 사용할 수 있는가?

네, 하나의 칩을 만들 때 HVT (High Voltage Threshold)와 LVT (Low Voltage Threshold) 라이브러리를 혼합해서 사용하는 것은 가능합니다. 이러한 혼합 사용은 ASIC 설계에서 흔히 사용되는 방법 중 하나이며, 이를 통해 여러 이점을 얻을 수 있습니다.

다음은 HVT와 LVT를 혼합해서 사용하는 이유와 이점입니다:

1. **전력 최적화**: 칩의 다양한 부분에 따라 전력 소모를 최적화하려면 HVT와 LVT 라이브러리를 혼합하여 사용할 수 있습니다. 더 높은 성능이 필요한 부분에는 HVT를 사용하고, 전력 효율성이 중요한 부분에는 LVT를 사용하여 전체적으로 전력 소모를 줄일 수 있습니다.

2. **온도 및 환경 조건**: 칩이 동작하는 환경 및 온도 조건에 따라 라이브러리를 선택할 수 있습니다. 일부 환경에서는 HVT가 더 안정적으로 동작할 수 있고, 다른 환경에서는 LVT가 더 효율적일 수 있습니다.

3. **편의성**: 라이브러리를 혼합하여 사용하면 설계자가 더 많은 유연성을 가질 수 있습니다. 설계의 특정 부분에 최적화된 라이브러리를 선택할 수 있으므로 설계의 요구 사항을 더 쉽게 충족시킬 수 있습니다.

4. **설계의 복잡성**: 큰 ASIC 디자인에서는 여러 부분으로 나눠져 있을 수 있으며, 각 부분마다 최적의 라이브러리를 사용함으로써 전체 설계의 복잡성을 줄일 수 있습니다.

HVT와 LVT 라이브러리를 혼합해서 사용할 때는 주의해야 할 점도 있습니다. 두 라이브러리 간의 인터페이스와 전압 레벨을 적절하게 조절하여 시그널 레벨을 일치시켜야 합니다. 또한 이를 위해 추가적인 검증 및 테스트가 필요할 수 있습니다.

>>> 그럼 가령, 90나노 칩 하나를 만드는데, register 와 mcu 는 LVT 로 합성하고, AnalogIF는 HVT 로 합성을 했을 때, 서로 시그널을 주고 받는 녀석들끼리만 서로 사용하는 voltage level에 맞춰서 전압레벨을 조절하기만 한다면 된다는 거지?

네, 기본적으로 Register 및 MCU와 Analog Interface (AnalogIF)가 서로 다른 전압 레벨을 사용하더라도, 두 레벨 간의 시그널을 맞추기 위해 레벨 변환기(이를테면 레벨 시프터 또는 레벨 적응기)를 사용하여 시그널을 전달할 수 있습니다. 이렇게 하면 Register 및 MCU와 AnalogIF 간의 인터페이스 문제를 해결할 수 있습니다.

전압 레벨을 맞추기 위한 레벨 변환기는 특정 전압 레벨에서 시그널을 다른 전압 레벨로 변환할 수 있도록 설계됩니다. 따라서 Register 및 MCU에서 생성된 LVT 신호는 레벨 변환기를 통해 HVT 레벨로 변환되고, AnalogIF에서 생성된 HVT 신호는 LVT 레벨로 변환됩니다. 이렇게 하면 서로 다른 전압 레벨 간의 시그널 통신이 가능해집니다.

또한, 이러한 레벨 변환기를 사용할 때에는 시간 지연과 전력 소모에 주의해야 합니다. 레벨 변환기를 통과하는 시그널은 어떤 형태로든 변환되므로 신호의 시간 지연이 발생하고, 레벨 변환기 자체도 일정한 전력을 소비합니다. 이러한 특성을 고려하여 설계를 최적화해야 합니다.

또한, 레벨 변환기의 정확한 동작과 안정성을 보장하기 위해 충분한 검증과 테스트가 필요합니다.

>>> 너는 앞에서 설명할때는 lvt 와 hvt 간에 전압레벨을 바꿔줘야 한다고 했느데, 이건 공급전압이 아니라. 서로 주고 받은 시그널의 threshold 관련 게이팅 전압을 바꿔야 한다는 거지?

네, 맞습니다. 제 답변에서 미스포인트가 있었습니다. LVT (Low Voltage Threshold)와 HVT (High Voltage Threshold)의 주요 차이점은 논리 게이트나 전자 소자의 스레시홀드 전압(threshold voltage) 레벨에 있으며, 공급 전압(voltage supply) 자체와 직접적인 관련이 없습니다.

LVT와 HVT 라이브러리는 동일한 공급 전압 아래에서 동작하며, 그 차이는 스레시홀드 전압의 레벨에 있습니다. 이 스레시홀드 전압 차이는 게이트나 전자 소자의 동작 특성을 제어하는 데 사용됩니다.

따라서 서로 다른 스레시홀드 전압 레벨을 가진 LVT와 HVT 논리 게이트 또는 전자 소자 사이에서는 스레시홀드 관련 게이팅 전압을 고려하여 시그널을 주고 받아야 합니다. 이를 통해 서로 다른 레벨의 스레시홀드를 가진 논리 게이트 간의 상호 작용을 관리하고, 시스템의 동작을 조절할 수 있습니다.

Postsimulation 과 SDF

epro-asic — Thu, 21 Dec 2023 12:07:55 +0900

>>> SDF (Standard Delay Format) 파일은 일반적으로 ASIC 설계 및 검증 과정에서 타이밍 정보를 제공하기 위해 사용됩니다. 이 파일은 주로 두 단계에서 생성됩니다:

1. **타이밍 분석 후**: ASIC 설계 과정에서, 논리 설계 후의 타이밍 분석 단계에서 SDF 파일이 생성될 수 있습니다. 이때의 SDF는 논리 설계의 타이밍 정보를 포함하며, 주로 RTL (Register-Transfer Level) 설계 단계나 게이트 수준의 타이밍 검증에 사용됩니다.

2. **물리적 설계 후**: 보다 정확한 타이밍 정보를 위해, 물리적 설계 단계(레이아웃 및 배치와 배선)가 완료된 후에도 SDF 파일이 생성됩니다. 이 단계에서의 SDF 파일은 실제 칩 제조 과정에서 고려해야 할 각종 물리적 요소들(예: 와이어 길이, 층간의 접촉 저항 등)에 기반한 더욱 정밀한 타이밍 정보를 제공합니다.

이러한 SDF 파일은 포스트 시뮬레이션(Post-Simulation) 과정에서 중요한 역할을 합니다. 포스트 시뮬레이션은 실제 칩의 제조 공정과 환경을 고려하여 설계된 회로의 동작을 모의 실험하는 과정입니다. 여기서 SDF 파일은 넷리스트(netlist)와 함께 사용되어, 실제 제조 공정에서 예상되는 타이밍 지연과 다른 타이밍 관련 문제들을 정확히 모델링하고 검증하는 데 도움을 줍니다.

>>> STA

ASIC 설계 및 검증 과정에서 SDF (Standard Delay Format) 파일을 생성하는 데 사용되는 도구는 두 단계에서 각기 다릅니다. 이 두 단계는 각각 논리 설계 단계와 물리적 설계 단계에 해당합니다.

### 1. 논리 설계 단계에서의 SDF 생성
- **단계 설명**: 이 단계에서는 RTL (Register-Transfer Level) 설계가 주로 이루어지며, 게이트 수준의 타이밍 분석이 진행됩니다.
- **사용되는 도구**:
  - **Synthesis Tools**: Synopsys의 Design Compiler, Cadence의 Genus 등과 같은 합성 도구는 RTL 코드를 게이트 수준의 넷리스트로 변환하고, 초기 타이밍 분석을 수행합니다.
  - **Static Timing Analysis (STA) Tools**: STA 도구, 예를 들어 Synopsys의 PrimeTime, Cadence의 Tempus 등은 넷리스트와 기술 라이브러리를 사용하여 타이밍 분석을 수행하고, 초기 SDF 파일을 생성합니다.

### 2. 물리적 설계 단계에서의 SDF 생성
- **단계 설명**: 물리적 설계 단계에서는 칩의 레이아웃, 배치 및 배선이 이루어집니다. 이 과정에서 생성되는 SDF 파일은 더 상세하고 정확한 타이밍 정보를 제공합니다.
- **사용되는 도구**:
  - **Place and Route Tools**: Cadence의 Innovus, Synopsys의 IC Compiler 등과 같은 배치 및 배선 도구는 실제 칩 레이아웃에 기반한 타이밍 정보를 제공합니다.
  - **Post-Layout STA Tools**: 레이아웃 데이터를 기반으로 한 STA 도구는 물리적 설계 데이터를 반영하여 더 정밀한 SDF 파일을 생성합니다. 이 파일은 포스트 레이아웃 시뮬레이션에 사용됩니다.

각 단계에서 생성된 SDF 파일은 설계의 다른 단계에 비해 상세함과 정확성이 증가합니다. 논리 설계 단계에서의 SDF는 초기 타이밍 정보를 제공하는 반면, 물리적 설계 단계에서의 SDF는 실제 칩 제조 과정에서의 타이밍을 더 정확하게 반영합니다.

>>> Post-Layout Static Timing Analysis (STA) 단계에서도 PrimeTime (Synopsys에서 개발)과 Tempus (Cadence에서 개발)와 같은 도구들이 사용됩니다. 이 단계에서의 주요 차이점은 STA 도구들이 물리적 레이아웃 데이터를 기반으로 한 타이밍 분석을 수행한다는 것입니다.

Post-Layout STA 단계에서의 작업은 다음과 같습니다:

1. **물리적 레이아웃 정보의 통합**: 배치 및 배선이 완료된 후의 레이아웃 데이터가 STA 도구에 통합됩니다. 이 데이터에는 와이어 길이, 층간 저항, 캐패시턴스 등의 물리적 특성이 포함됩니다.

2. **보다 정밀한 타이밍 분석**: PrimeTime, Tempus와 같은 도구들은 이제 물리적 레이아웃 정보를 반영하여 보다 정밀한 타이밍 분석을 수행합니다. 이 과정은 실제 칩 제조 과정에서 예상되는 타이밍 지연과 다른 타이밍 관련 문제들을 정확히 모델링하고 검증하는 데 중요합니다.

3. **SDF 파일 생성**: 이러한 정밀한 타이밍 분석의 결과는 SDF 파일 형태로 출력됩니다. 이 SDF 파일은 시뮬레이션 과정에서 실제 제조 공정의 조건을 반영한 타이밍 정보를 제공하며, 설계의 타이밍 정확성을 검증하는 데 사용됩니다.

따라서, PrimeTime과 Tempus와 같은 STA 도구들은 ASIC 설계 과정의 여러 단계에서 중요한 역할을 하며, 각 단계에서의 타이밍 요구사항에 따라 다양한 방식으로 활용됩니다.

>>> GDS(Graphic Data System) 파일은 레이아웃의 최종 결과물로, 칩의 물리적 구조를 나타내는 데 사용됩니다. 그러나 GDS 파일 자체를 직접적으로 시뮬레이션에 사용하는 것은 일반적인 관행이 아닙니다. 대신, GDS 파일에서 추출된 또는 이와 관련된 데이터를 사용하여 간접적으로 시뮬레이션 및 검증 과정이 진행됩니다.

1. **Post-Simulation**: 일반적으로 포스트 시뮬레이션(Post-Simulation)은 물리적 설계 데이터(예: SDF 파일)와 논리적 설계 데이터(예: 넷리스트)를 기반으로 수행됩니다. GDS 파일에서 직접적으로 시뮬레이션을 실행하는 것은 일반적이지 않습니다.

2. **Static Timing Analysis (STA)**: STA 과정에서 사용되는 SDF 파일은 물리적 레이아웃 정보(예: 배치 및 배선 결과)를 기반으로 생성됩니다. 이 정보는 GDS 파일에 포함된 데이터를 반영하지만, STA는 GDS 파일 자체를 사용하지 않고, 레이아웃 과정에서 생성된 타이밍 데이터를 사용합니다.

3. **GDS 기반 검증**: GDS 파일은 주로 제조 공정을 위한 데이터로 사용됩니다. 제조 전 검증 과정에서 GDS 데이터를 기반으로 한 검증이 수행되기는 하지만, 이는 주로 물리적 검증(DRC, LVS 등)에 초점을 맞추며, 전기적 성능이나 기능적 검증에는 직접적으로 사용되지 않습니다.

결론적으로, GDS 파일은 시뮬레이션에 직접적으로 사용되지는 않지만, 시뮬레이션 및 STA에서 사용되는 데이터의 생성에 간접적으로 영향을 미칩니다. GDS 파일은 주로 제조 공정 및 물리적 레이아웃 검증에 중요한 역할을 합니다.

Layout 과 GDS

epro-asic — Thu, 21 Dec 2023 12:05:38 +0900

ASIC (Application-Specific Integrated Circuit) 설계 과정에서 "Layout"과 "GDS"는 매우 중요한 단계 및 파일 형식을 나타냅니다.

### Layout
- **정의**: ASIC 설계에서 Layout은 실리콘 칩 상에 전자 회로의 물리적 배치를 나타냅니다. 이것은 트랜지스터, 저항, 전선, 그리고 기타 전자 부품들이 칩 상에서 어떻게 배치되고 연결되는지를 상세하게 보여줍니다.
- **목적**: Layout은 실제 제조 과정에서 칩이 어떻게 생겨야 하는지를 결정합니다. 이 단계에서 성능, 면적, 전력 소모, 그리고 신호 무결성 등이 고려됩니다.
- **도구**: 이러한 레이아웃은 EDA (Electronic Design Automation) 도구를 사용하여 설계되며, 매우 정밀하고 복잡한 과정을 포함합니다.

### GDS (Graphic Data System)
- **정의**: GDS는 일반적으로 "GDSII"라고 불리며, 반도체 업계에서 널리 사용되는 표준 CAD 파일 형식입니다.
- **용도**: 이 파일 형식은 반도체 또는 마이크로일렉트로닉스 회로의 레이아웃 데이터를 저장하는 데 사용됩니다. 이것은 최종적으로 반도체 제조 공정에 사용되는 설계의 "청사진" 역할을 합니다.
- **중요성**: GDS 파일은 설계가 제조 공정으로 넘어갈 때 필요합니다. 이 파일은 반도체 공장에서 사용되어 실리콘 웨이퍼에 회로를 만드는 데 사용되는 마스크 또는 포토마스크를 생성하는 데 필요한 모든 정보를 포함하고 있습니다.

이 두 단계는 ASIC 설계와 제조 과정에서 핵심적인 역할을 하며, 칩의 성능, 크기, 그리고 최종 제품의 품질에 직접적인 영향을 미칩니다.

# ASIC 설계 과정에서 Layout 단계의 최종 결과물 중 하나가 GDSII 파일입니다.

맞습니다. ASIC 설계 과정에서 Layout 단계의 최종 결과물 중 하나가 GDSII 파일입니다.

1. **Layout 단계**: 이 단계에서 설계자는 전자 회로의 물리적 배치를 결정합니다. 이는 트랜지스터, 전선, 저항 등의 구성 요소가 실리콘 칩 상에 어떻게 배치되고 연결되는지를 정의합니다. 이 과정은 성능 최적화, 면적 효율성, 전력 소비, 신호 무결성 등 여러 요소를 고려하여 진행됩니다.

2. **GDSII 파일 생성**: Layout 과정이 완료되면, 그 결과는 GDSII 형식의 파일로 변환됩니다. GDSII는 반도체 업계에서 널리 사용되는 표준 파일 형식으로, 반도체 또는 마이크로일렉트로닉스 회로의 물리적 레이아웃 데이터를 저장하는 데 사용됩니다.

3. **제조 공정으로의 전환**: GDSII 파일은 반도체 제조 공정에서 사용됩니다. 이 파일은 포토리소그래피 과정에서 필요한 마스크 또는 포토마스크를 생성하는 데 필요한 모든 정보를 포함하고 있으며, 이 마스크를 사용하여 실리콘 웨이퍼 위에 미세한 회로 패턴을 만듭니다.

따라서, GDSII 파일은 ASIC 설계 과정에서 매우 중요한 부분으로, 설계된 회로가 실제로 제조될 수 있도록 하는 중간 매개체 역할을 합니다.

ECC 와 CRC

epro-asic — Thu, 14 Dec 2023 14:15:07 +0900

ECC (Error-Correcting Code)와 CRC (Cyclic Redundancy Check)는 데이터의 무결성과 정확성을 보장하는 데 사용되지만, 그들의 구현 방식에는 중요한 차이가 있습니다:

1. **ECC의 추가 비트:**
   - ECC는 오류를 감지하고 정정하기 위해 추가 비트를 사용합니다. 이러한 비트는 원래 데이터에 첨가되어 오류 정정 코드를 형성합니다.
   - 예를 들어, Hamming 코드와 같은 ECC 방식은 각 데이터 블록에 대해 여러 오류 정정 비트를 추가합니다. 이러한 추가 비트의 수는 정정할 수 있는 오류의 종류와 수에 따라 달라집니다.
   - 이 추가 비트는 데이터 저장 공간의 효율성을 약간 감소시킬 수 있으며, 데이터 처리에 추가적인 계산을 요구합니다.

2. **CRC의 다항식:**
   - CRC는 오류 감지를 위해 데이터에 대한 다항식 연산을 수행합니다. 이 과정에서 원본 데이터에 직접적인 추가 비트가 필요하지 않습니다.
   - CRC 계산은 전송하거나 저장할 데이터 블록에 대해 수행되며, 결과값인 CRC 체크섬은 전송되거나 저장됩니다.
   - CRC 체크섬은 데이터의 무결성을 검증하는 데 사용되지만, 데이터 자체에는 추가 비트를 삽입하지 않습니다. 대신, CRC 체크섬이 별도로 저장되거나 전송되어야 합니다.

결과적으로, ECC는 데이터의 정확성과 무결성을 보장하기 위해 데이터 자체에 추가 비트를 요구하는 반면, CRC는 데이터에 추가 비트를 삽입하지 않고 오류 감지를 위한 체크섬을 생성합니다. ECC는 오류 정정 능력을 제공하지만 추가 저장 공간을 필요로 하며, CRC는 더 적은 리소스를 사용하여 오류를 감지하지만 정정은 할 수 없습니다.

#Q. 64bit 512depth 의 SRAM 에 대해서 ECC 와 CRC를 모두 적용한다는 것은, 결국 64비트를 읽고 쓸때는 ECC 로 체크하고, 최종 모든 데이터 64x512 bit 의 전송이 끝나면, 전체 데이터의 무결성을 CRC 로 체크한다고 보면 되는거지?

네, 맞습니다. 64비트 데이터 폭과 512 깊이(depth)를 가진 SRAM에 ECC와 CRC를 모두 적용하는 경우, 각각의 기술은 다음과 같은 역할을 합니다:

1. **ECC (Error-Correcting Code) 적용:**
   - 64비트 데이터를 읽거나 쓸 때마다 ECC를 사용하여 오류를 감지하고 정정합니다.
   - 각 64비트 데이터 블록에 대해, ECC는 메모리 내에서 발생할 수 있는 단일 비트 오류 또는 이중 비트 오류를 감지하고, 가능한 경우에는 이를 정정합니다.
   - ECC는 실시간으로 작동하며, 데이터가 메모리에서 읽히거나 쓰여질 때마다 활성화됩니다.

2. **CRC (Cyclic Redundancy Check) 적용:**
   - 전체 메모리 블록(이 경우 64x512비트)의 데이터에 대한 CRC 계산을 수행하여, 데이터 블록의 무결성을 검증합니다.
   - 메모리 블록의 전체 데이터가 전송되거나 저장된 후, CRC를 사용하여 전체 데이터가 올바르게 전송되었거나 저장되었는지 확인합니다.
   - CRC는 오류를 감지하지만, 오류를 정정할 수는 없습니다. 오류가 감지되면, 시스템은 데이터를 다시 전송하거나 복구하는 외부 메커니즘에 의존해야 합니다.

따라서, SRAM에서 ECC는 각 64비트 데이터 읽기/쓰기 동작에 대한 실시간 오류 감지 및 정정에 사용되며, CRC는 전체 메모리 블록의 무결성을 확보하는 데 사용됩니다. 이렇게 함으로써 데이터의 정확성과 무결성이 모두 보장됩니다. 이러한 접근 방식은 특히 신뢰성이 중요한 시스템에서 중요할 수 있습니다.

systemverilog 인자의 갯수를 variable 하게 넣는 방법.

epro-asic — Thu, 14 Dec 2023 08:21:15 +0900

write(addr,wcnt,wdata0,wdata1,wdata2);

처럼 write 할때, 주소와 wcnt 를 뒤에 따라오는 wdata0,w,data1 등의 갯수만큼 넣어 준다.

단, 아래처럼 최대로 wcnt 할 수 있는 갯수의 데이타를 초기값을 할당한 상태로 지정해 준다.

task write(input addr, input [7:0] wcnt, input [31:0] wdata0 = 0 , wdata1 = 0, wdata2 = 0, wdata3 = 0, ..., wdata255 = 0);

logic [8*256-1:0] wdata_all;

wdata_all = {wdata255, .... , wdata1, wdata0 }; // 일단, 데이터들을 모두 모으고,

8bit 씩 write 하는 task를 따로 만들어 두고,

for(int i =0; i<wcnt+1); i++) begin

byte_wrtie( wdata_all >>(i*8) & 8'hFF); // 이렇게 wcnt 만큼 회전하면서, byte_write를 진행한다.

end

그럼 외부에서 사용하는 task 자체는 wcnt, wdata 갯수만 필요한 만큼 지정해서 사용하면 된다.

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SystemVerilog에서는 C 언어의 stdarg.h에 해당하는 가변 인자 리스트를 직접 지원하지 않습니다. 즉, C 언어에서처럼 va_list, va_start, va_arg, va_end 같은 매크로를 사용하여 가변 인자를 처리하는 기능은 SystemVerilog에 내장되어 있지 않습니다.

SystemVerilog는 하드웨어 설계와 검증을 위한 언어로, 그 특성상 하드웨어의 신호나 행동을 모델링하는 데 초점을 맞추고 있습니다. 이 때문에, C 언어의 일부 고급 프로그래밍 기능들, 특히 메모리 관리나 가변 인자 리스트와 같은 기능들은 SystemVerilog에서 직접적으로 지원되지 않습니다.

만약 SystemVerilog에서 여러 개의 다른 인자를 처리해야 하는 상황이 있다면, 일반적으로 배열, 구조체(struct), 또는 클래스를 사용하여 이를 구현합니다. 예를 들어, 여러 개의 값을 처리해야 하는 경우, 이 값들을 배열로 전달하고, 배열의 크기를 인자로 함께 전달하는 방법이 사용될 수 있습니다.

task process_values(input int values[], input int size);
// 배열 values[]에 대한 처리 로직
endtask

이 방법은 C 언어의 가변 인자 리스트와 같은 유연성은 제공하지 않지만, SystemVerilog의 사용 목적과 맥락에 적합한 대안을 제공합니다.

Scan(LBIST)란 무엇일까? (what is scan in vlsi, occ, atpg, SA, TD, PLL, At-speed)

epro-asic — Wed, 22 Nov 2023 08:23:34 +0900

- SCAN -

- LBIST라고도 하며 MBIST가 memory test를 위한 logic 이였다면 sacn은 logic test를 위한 logic입니다.

- Logic test는 Stuck-at Faults와 Transition Delay를 test 하기 위한 방법입니다.

→ Test pattern을 사용하여 나오는 결괏값을 golden output이랑 비교하며 진행합니다.

SCAN의 구성요소

Scan Flip-Flop

- Flip-Flop 앞에 MUX를 연결하여 scan enable 신호를 control 할 수 있게 만든 Flip-Flop

Scan chain

- Scan Flip-Flop를 shift register처럼 serial로 묶어 놓은 것

Scan compressor

- Scan chain을 짧게 병렬로 연결한 것

→ Scan chain에 비해 cell을 짧게 연결하여 test에 필요한 pattern을 줄일 수 있습니다.

→ Scan chain에 비해 cell을 많이 연결할 수 있습니다.

SCAN 진행

PLL

- Input과 output의 주파수의 위상을 동일하게 유지시키고 주파수 증폭시켜주는 역할을 합니다.

OCC

- OCC란 ATE에서 clock을 제어하기 위해 삽입된 logic입니다.

* ATE : 외부 테스트 장치

ATPG

- Logic을 test 할 때 사용 되는 pattern을 자동으로 만들어 주는 것

→ Logic을 test 할 때 input을 넣어 결괏값을 비교합니다.

→ 이때 test pattern 또는 test vector를 input으로 사용합니다.

→ 이 test vector를 자동으로 만드는 것이 ATPG입니다.

At speed test

- 실제 logic의 동작 속도와 같은 clock으로 test 하는 것을 의미합니다.

→ Test를 할 때 느린 clock으로 test를 하기 때문에

combinational logic을 테스트하는 순간에만(capture) at speed clock을 넣어줍니다.

(Transition Delay를 test 할 때 사용)

느린 clock으로 test 하는 이유

- 고성능 ATE는 비용이 많이 들기 때문에 느린 ATE를 사용합니다.

SA & TD

Stuck-at Faults

- Input이 output에 영향을 미치지 못하고 출력이 고정되는 오류입니다.

Transition Delay

- 전환 지연 오류, 즉 clock이 밀려서(필요보다 늦게) 뜨는 경우입니다.

Transition delay test

- 전환 지연 오류 테스트 방법

→ Scan enable의 값에 1을 넣어 test pattern을 넣어줍니다.

→ Pattern이 모두 들어가면 scan enable에 0을 넣어 at-speed로 만들어 줍니다. (capture)

→ Capture를 하게 되면 scan F/F에 쌓이던 pattern이 combination logic으로 들어가게 됩니다.

→ 이 후 다시 scan enable에1을 넣어 combination logic에 있던 결과 값을 output으로 얻어냅니다.

메모리 반도체의 종류 (What is semiconductor memory?)

epro-asic — Wed, 22 Nov 2023 08:12:21 +0900

https://asjoon.tistory.com/25

- 메모리 반도체란? -

전기적으로 반도체 회로를 제어하여 데이터를 저장하는 반도체

ROM(Read Only Memory)

: 비휘발성 메모리. 전원이 꺼져도 저장된 데이터가 사라지지 않는 메모리

Mask ROM

: 메모리를 제조하는 과정에서 데이터를 미리 저장시켜 사용자가 내용을 변경할 수 없는 ROM

- 저장된 내용을 조금이라도 바꾸려면 다시 제작해야 합니다.

- 대량생산을 하게 되면 비교적 가격이 저렴합니다.

- 따라서 내용을 바꿀 일이 없고 대량생산이 필요한 곳에 사용됩니다.

-> 비디오카드, 프린터의 폰트, 키보드 바이어스 등

OTPROM(One time Programmable ROM)

: 1번만 프로그래밍이 가능한 ROM

- 데이터가 없는 상태로 제작되어 사용자가 내용을 써넣을 수 있도록 만들었습니다.

- 한 번만 수정이 가능하기 때문에 내용을 잘못 썼다면 chip 자체를 버려야 합니다.

- 센서, 암호화 키 등에 사용됩니다.

EPROM(Erasable PROM)

: 저장된 데이터를 지우고, 다시 쓸 수 있는 ROM

-> 데이터를 지우는 방식에 따라 EEPROM과 UVEPROM으로 나뉘게 됩니다.

UVEPROM(Ultra-Violet EPROM)

: 자외선을 이용하여 데이터를 지울 수 있는 EPROM

- EEPROM에 비해 가격이 저렴하고 쓰기/지우기 속도가 빠릅니다.

- 자외선을 이용하는 방법의 번거로움 때문에 현재는 거의 사용하지 않습니다.

EEPROM(Electrically Erasable PROM)

: 고전압을 이용하여 데이터를 지울 수 있는 EPROM

- 한 번에 1byte씩만 지울 수 있기 때문에 비교적 느립니다.

-> 메인 메모리로 사용되는 것이 아닌 데이터를 백업하는 데 사용하는 것이 효율적입니다.

- 데이터 재기록을 반복하다 보면 절연층이 손상될 수 있기 때문에 영구적으로 가능하지는 않습니다.

- UVEPROM에 비해 가격이 비싸고 쓰기/지우기 속도가 느립니다.

RAM(Random Access Memory)

: 휘발성 메모리. 전원이 꺼지면 저장된 데이터가 사라지는 메모리

SRAM(Static RAM)

: 정적 메모리. flip flop 방식을 사용하는 RAM

- flip flop을 사용하기 때문에 전원이 공급되는 한 저장된 데이터가 사라지지 않습니다.

- 쓰기/지우기 속도가 빠릅니다.

- 회로가 복잡하고 가격이 비쌉니다

- 메모리 용량이 작습니다.

- 속도는 빠르지만 용량이 작기 때문에 CPU의 캐시메모리와 같이 속도가 중요한 곳에 사용됩니다.

DRAM(Dtnamic RAM)

: 동적 메모리. capacitor를 사용하는 RAM

- capacitor는 시간이 지남에 따라 스스로 방전되기 때문에 전력이 계속 공급되더라도 시간이 지나면 저장된 데이터가 사라집니다.

-> 저장된 데이터를 유지하기 위해 일정 시간마다 refresh 회로에 refresh 신호를 줘야 합니다.

(빠져나간 전하를 채우는 과정)

- 회로가 단순하고 가격이 저렴합니다.

- 메모리 용량이 큽니다.

- 속도는 느리지만 용량이 크기 때문에 컴퓨터, 핸드폰의 메모리와 같이 일반적인 데이터를 저장하는 곳에 사용됩니다.

SDRAM(Synchronous DRAM)

: DRAM에 clock pulse를 동기화 시킨 RAM

- 시스템 clock에 맞게 메모리를 동작 시킬 수 있습니다.

- 1 clock 당 1개의 데이터를 쓰거나 지우는 구조로 되어있습니다.

DDR SDRAM(Double Data Rate SDRAM)

: SDRAM보다 2배 빠르게 동작하는 RAM

BIST, BIRA, BISR란? (MBIST,DFT, what is BIST in vlsi?)

epro-asic — Wed, 22 Nov 2023 08:11:00 +0900

https://asjoon.tistory.com/14

BIST, BIRA, BISR란? (MBIST,DFT, what is BIST in vlsi?)

- MBIST - - 반도체 기술이 발전할수록 chip의 memory와 logic의 수가 증가하고 있습니다. → 이로 인해 memory test를 진행하는 데 있어서 많은 시간과 비용이 들어가게 됩니다. → 이러한 문제를 해결하기

asjoon.tistory.com

MBIST -

- 반도체 기술이 발전할수록 chip의 memory와 logic의 수가 증가하고 있습니다.

→ 이로 인해 memory test를 진행하는 데 있어서 많은 시간과 비용이 들어가게 됩니다.

→ 이러한 문제를 해결하기 위해 내장 test 방법인 BIST를 사용합니다.

→ 그중 memory를 test 하는 것이 MBIST입니다.

MBIST(Memory Built-In Self-Test)?

- Built-in이라는 단어를 보면 유추할 수 있듯 chip 내부에 memory를 test 하기 위한 test logic을 삽입하는 방법으로

현재 할 수 있는 memory test 방법 중 가장 효율이 높은 방법입니다.

MBIST 장점

- 실제 동작 속도와 같은 속도의 clock으로 test 할 수 있습니다.

- 외부 장치를 이용한 test 보다 비용이 저렴합니다.

- Test 시간을 줄일 수 있습니다.

- Memory를 병렬로 test 할 수 있습니다.

- 필드 (실제 chip을 사용하는 곳)에서도 사용이 가능합니다.

MBIST logic 구성 요소

- Test pattern을 생성할 수 있는 logic

- Test pattern의 input에 대한 결과와 결함이 없을 경우 나와야 하는 결과가 일치하는지 판단하는 logic

→ 즉, memory의 결함 여부를 스스로 판단할 수 있는 기능이 있어야 합니다.

MBIST logic

Test Controller

- MBIST 검사를 제어하는 logic

Pattern Generator

- Test 모드일 때, MBIST 검사에 사용할 test pattern

Comparator

- Test를 위해 나온 output(read data)과 결함이 없을 경우 나오는 output(golden data)이 같은 지 확인하는 logic

CUT (Circuit under test)

- Test 중인 memory

Generator

- pattern generator는 두 가지로 구성됩니다.

Address generator : Test 할 memory의 address를 지정해 줍니다.
Data generator : 0과 1로 이루어진 test pattern을 만들어 줍니다.

pattern generator

- BIRA & BISR -

- BIST가 결함 여부만을 알려주었다면 결함을 고칠 수 있는지에 대한 여부와

실제로 해당 cell을 고쳐주는 BIRA, BISR가 있습니다.

Memory를 고쳐서 사용하는 이유?

- 몇 개의 cell 때문에 memory를 버리게 되면 비용적인 문제가 발생하기 때문입니다.

BIRA(Built-In Redundancy Analysis)?

- BIST에서 얻은 결함 정보를 통해 다음을 판단합니다.

→ Redundancy cell로 교체가 가능한지

→ 고장 난 cell의 address가 어딘지

→ 교체가 가능하다면 어떻게 Redundancy cell을 배치할 것인지

Redundancy cell : 직역하면 여분 cell로, memory를 고칠 수 있게 내장되어 있는 여분의 cell

BISR(Built-In Self-Repair)?

- BIRA를 통해 얻은 재배치 정보를 이용하여 고장 난 cell을 Redundancy cell로 대체 하는 것.

→ Built-In Self-Repair결함 정보를 OTP(One Time Programing)에 저장한 후

전원이 켜지면 OTP가 고장 난 cell을 수리합니다.